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初/中級(jí)薪酬范圍：10K-25K 崗位職責(zé) 1. 負(fù)責(zé)基礎(chǔ)FPGA模塊開發(fā)或獨(dú)立完成復(fù)雜FPGA模塊設(shè)計(jì)與實(shí)現(xiàn)； 2. 在指導(dǎo)下能完成模塊代碼實(shí)現(xiàn)和功能調(diào)試或進(jìn)行關(guān)鍵模塊的架構(gòu)設(shè)計(jì)和時(shí)序優(yōu)化； 3. 編寫模塊級(jí)測(cè)試平臺(tái)(testbench)進(jìn)行功能驗(yàn)證或負(fù)責(zé)高速接口的轉(zhuǎn)接等小規(guī)模定制開發(fā)； 4. 協(xié)助解決時(shí)序問(wèn)題和資源優(yōu)化或?qū)⑿∫?guī)模的模型算法轉(zhuǎn)換為硬件實(shí)現(xiàn)； 5. 編寫技術(shù)文檔、設(shè)計(jì)說(shuō)明和測(cè)試報(bào)告或解決復(fù)雜項(xiàng)目中的技術(shù)難點(diǎn)，確保項(xiàng)目質(zhì)量； 6. 參與項(xiàng)目評(píng)審和代碼走查或編寫詳細(xì)的系統(tǒng)設(shè)計(jì)文檔和測(cè)試方案。 任職要求 1. 本科及以上學(xué)歷，電子、通信、計(jì)算機(jī)等相關(guān)專業(yè)； 2. 熟練使用Verilog/SystemVerilog，能夠讀懂VHDL或精通Verilog/SystemVerilog，熟練使用FPGA開發(fā)和驗(yàn)證工具鏈； 3. 掌握FPGA完整開發(fā)流程，能獨(dú)立編寫小規(guī)模模塊（如AXI讀寫接口）或 3年以上FPGA開發(fā)經(jīng)驗(yàn)，能獨(dú)立編寫中等規(guī)模的模塊（如千兆以太網(wǎng)）； 4. 熟練使用Vivado/Quartus等FPGA開發(fā)環(huán)境和ModelSim等仿真工具或熟悉高速接口底層相關(guān)知識(shí)，能定位一些高速接口底層引起的問(wèn)題； 5. 能閱讀硬件原理圖，配置FPGA引腳約束或具備復(fù)雜模塊的時(shí)序收斂能力，能評(píng)估面積與耗時(shí)并做出最優(yōu)設(shè)計(jì)決策； 6. 能使用示波器、邏輯分析儀驗(yàn)證基礎(chǔ)信號(hào)或了解基本的自動(dòng)化測(cè)試方法，并能應(yīng)用到功能仿真中； 7. 掌握基本時(shí)序優(yōu)化方法，能解決關(guān)鍵路徑問(wèn)題或了解一些嵌入式相關(guān)知識(shí)，設(shè)計(jì)時(shí)能考慮到上位機(jī)交互； 8. 精通SPI/I2C/UART等低速接口，熟悉AXI、PCIe等接口協(xié)議或熟悉AXI、PCIe、SRIO、Aurora、以太網(wǎng)、DDR等接口協(xié)議； 9. 具有使用Xilinx 7系、U系、ZYNQ7000系或相同性能板卡的經(jīng)驗(yàn)者優(yōu)先或具有較強(qiáng)的問(wèn)題分析和解決能力，良好的技術(shù)文檔編寫能力； 10. 能夠編寫規(guī)范的設(shè)計(jì)文檔，熟練使用Visio等工具繪制系統(tǒng)框圖、時(shí)序圖； 11. 具有良好的溝通能力和團(tuán)隊(duì)協(xié)作精神，有較強(qiáng)的學(xué)習(xí)意愿或具備項(xiàng)目管理意識(shí)和團(tuán)隊(duì)協(xié)作精神。