職位描述
FPGAVerilog高速接口信號處理算法仿真驗證時序優化
崗位職責
1. 根據系統或產品要求，負責FPGA系統的需求分析和方案架構設計；
2. 負責FPGA軟件代碼編寫、模塊設計、仿真，以及資源和時序優化；
3. 協助測試工程師制定測試計劃，分析并解決開發過程中遇到的問題；
4. 負責FPGA版本的維護和升級工作；
5. 負責相關的設計方案及文檔的編寫；
6. 參與系統聯調，定位問題，保障項目的交付。
崗位要求：
1. 電子、通信、無線電等相關專業本科及以上學歷，參與過大型FPGA項目開發，5年以上FPGA工作經驗，英語四級以上，能夠熟練閱讀和理解英文技術文獻；
2. 熟悉XILINX或ALTERA FPGA內部結構，精通Verilog/VHDL，熟悉相關開發工具(Vivado、Quartus II,、synplify、ModelSim等)和流程；
3. 熟悉基帶信號的處理，掌握數字信號處理基本原理，具有DDC、DUC、調制解調等數字中頻原理及應用優先；
4. 具有高速FPGA系統和高速FPGA接口設計經驗，具有高速AD/DA、ETH、DDR3、DDR4、RapidIO、PCIE、JESD204B等高速接口開發和調試經驗優先；
5. 熟悉常規硬件開發知識，能夠與硬件工程師良好交流，提出硬件設計需求或根據硬件特點優化邏輯軟件；
6. 具有優良的代碼風格和良好的編程習慣；
7. 具有較強的團隊意識，性格開朗，善于與他人交流，有較強責任心。
職位福利：創業公司、五險一金、績效獎金、交通補助、餐補、帶薪年假、節日福利、定期體檢
工作地點
成都武侯區武科東四路18號1-1-204
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職位發布者
謝林利/人事經理
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