職位描述
Verilog HDL電子/半導(dǎo)體/集成電路
職位描述：
負(fù)責(zé)參與項(xiàng)目整體系統(tǒng)方案設(shè)計(jì)及分析、RTL編碼、仿真、驗(yàn)證、時(shí)序約束/分析、調(diào)試，參與系統(tǒng)調(diào)試工作并協(xié)助定位BUG，完成項(xiàng)目相關(guān)文檔撰寫(xiě)及維護(hù)，項(xiàng)目相關(guān)代碼和工程維護(hù)。
任職要求：
1、電子、通信、微電子等相關(guān)專(zhuān)業(yè)，本科及以上學(xué)歷
2、FPGA或IC設(shè)計(jì)工作5年以上經(jīng)歷
3、熟練掌握Verilog/VHDL語(yǔ)言
4、能熟練閱讀英文手冊(cè)，具有良好的代碼風(fēng)格及技術(shù)文檔編寫(xiě)能力
5、具有良好的團(tuán)隊(duì)合作精神，良好的道德觀，善于鉆研并有獨(dú)自解決問(wèn)題的能力
6、熟練使用示波器、邏輯分析儀等工具
7、熟練掌握各種高速接口應(yīng)用（PCIE、USB、DDR、以太網(wǎng)等）
加分項(xiàng)：
1、了解ASIC設(shè)計(jì)流程或有成功流片經(jīng)歷
2、有嵌入式系統(tǒng)開(kāi)發(fā)經(jīng)驗(yàn)，掌握C/C++或Python等編程語(yǔ)言
有視頻、圖像相關(guān)工作經(jīng)歷
工作地點(diǎn)
成都市武侯區(qū)高新區(qū)世紀(jì)城路1129號(hào)天府軟件園A區(qū)8棟A8-101
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