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崗位職責：1、負責FPGA邏輯功能模塊的設計、編碼(Verilog/VHDL)與仿真驗證，根據系統設計架構，輔助設計整機工作流程，完成從需求分析到代碼實現的完整開發流程; 2、組織、配合工程師完成 FPGA 模塊開發、子模塊整合、仿真、調試工作； 3、根據整機成本、性能要求進行整體優化設計； 4、根據 FPGA 開發流程補充完善現有文檔體系，編寫設計文檔、測試報告及接口協議等文檔，確保代碼可維護性。 任職要求：1、本科及以上學歷，電子、通信、信號處理相關專業優先； 2、有信號源、頻譜儀、矢網的研發經驗優先； 3、熟悉常見的信號處理算法，熟練使用MATLAB，具備MATLAB和FPGA聯合仿真的能力; 4、熟悉常用IP（CIC，FFT，FIR，CORDIC等） 5、接口開發經驗:至少具備以下一種接口的獨立開發經驗: A、高速SerDes(GTX/GTH、JESD204B) B、存儲接口(DDR3/DDR4控制器、QDR) C、通信協議(aurora、PCle、Ethernet) 熟悉相關協議標準與時序約束方法； 6、具備FPGA時序收斂經驗，能通過約束文件(XDC/ SDC)和代碼優化解決時序違例問題。熟悉邏輯資源(LUT/BRAM/DSP)利用率分析與功耗評估。 7、具備良好的問題定位與調試能力，能熟練使用邏輯分析儀、示波器等工具； 8、工作嚴謹，具備團隊協作意識，能承擔一定強度的技術攻關任務。