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崗位職責 1. 負責CPLD的邏輯設計、代碼實現（Verilog/VHDL）、功能仿真與板級調試； 2. 參與硬件方案討論，完成CPLD在控制、接口轉換或信號處理等場景的需求實現； 3. 優化時序約束，解決跨時鐘域、亞穩態等關鍵問題； 4. 協助硬件工程師完成原理圖設計審查，確保CPLD與外圍電路兼容性； 5. 編寫技術文檔（設計規范、測試報告），支持產品量產。 6. 完成模塊級和系統級的仿真驗證（ModelSim、VCS等工具），確保時序收斂和功能正確性。 任職要求 1. 電子/通信/自動化等相關專業，本科及以上學歷； 2. 1-3年CPLD/FPGA開發經驗 3. 熟練使用至少一種開發工具（Quartus II、ISE、Diamond等）； 4. 掌握Verilog/VHDL，能獨立完成模塊設計（如狀態機、FIFO、數據分頻等）； 5. 熟悉常用外設協議（I2C、SPI、UART、PWM等）