職位描述
Verilog HDLSystem VerilogVHDLDSP算法UVM驗(yàn)證電子/半導(dǎo)體/集成電路
崗位職責(zé)：
1.負(fù)責(zé)FPGA邏輯設(shè)計(jì)、仿真驗(yàn)證及硬件調(diào)試；
2.參與項(xiàng)目需求分析，完成架構(gòu)設(shè)計(jì)及代碼實(shí)現(xiàn)；
3.配合硬件工程師進(jìn)行板級(jí)調(diào)試及性能優(yōu)化；
4.編寫(xiě)相關(guān)技術(shù)文檔。
任職要求：
1.精通Verilog/VHDL，能獨(dú)立完成RTL設(shè)計(jì)、仿真及調(diào)試；
2.熟練使用Xilinx Vivado/Intel Quartus開(kāi)發(fā)工具；
3.數(shù)字電路基礎(chǔ)扎實(shí)(時(shí)序邏輯、狀態(tài)機(jī)、時(shí)鐘域處理)；
4.熟悉常用接口協(xié)議(UART/SPI/12C/AXI/DDR/PCIe)；
5.掌握時(shí)序約束(SDC/Tc1)及優(yōu)化方法;
6.熟悉高速接口開(kāi)發(fā)經(jīng)驗(yàn)(SerDes/Ethernt/USB3.0+)；
7.熟悉 HLS(高層次綜合)或DSP算法加速(如FFT、濾波)；
8.有Zyng/SoC FPGA或嵌入式軟核(WicroBlaze/Nios II)開(kāi)發(fā)經(jīng)驗(yàn)；
9.了解 UVM驗(yàn)證或FPGA原型驗(yàn)證。
工作地點(diǎn)
成都武侯區(qū)環(huán)球時(shí)代中心C座房間號(hào)1708
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