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芯片可測性設計工程師（DFT Engineer） 崗位職責 1. HBM Logic Die DFT架構設計 負責HBM（高帶寬存儲器）邏輯控制芯片（Logic Die）的可測性設計（DFT），包括SCAN、MBIST、IEEE1500以及HBM PHY測試電路模塊的實現與優化。 開發適用于HBM的MBIST架構，支持高密度存儲單元（如SRAM、寄存器文件）的自測試、修復（Redundancy Repair）及錯誤校正（ECC）功能。 2. 協同設計與驗證 與存儲架構團隊合作，確保Logic Die的DFT邏輯與DRAM核心、TSV互連及高速接口（如SerDes）的協同測試性。 支持跨Die測試方案開發，協調封裝測試（如CoWoS、3D封裝）與ATE測試程序的整合。 生成ATPG向量并優化測試時間，確保量產良率與成本目標。 3. 前沿技術攻關 研究HBM協議（如JEDEC HBM3/HBM4）對DFT的需求，開發低功耗測試模式及物理層（PHY）測試方法。 探索3D堆疊芯片的缺陷模型與測試覆蓋策略，解決TSV短路/開路、熱應力等新型失效模式的檢測問題。 任職要求 1. 教育背景 微電子、電子工程、計算機工程等相關專業，碩士及以上學歷優先。 2. 技能與經驗 3年以上DFT設計經驗，有DRAM測試的DFT經驗者優先。 熟悉以下技術方向： Scan測試：支持高速時鐘域掃描鏈設計，熟悉at-speed測試與小延遲缺陷（SDD）模型。 MBIST：掌握高密度存儲陣列的BIST算法（如March系列）、修復機制及多端口存儲器測試。 3D DFT：了解TSV互連測試、跨Die邊界掃描及堆疊芯片的測試資源共享方案。