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崗位職責： 1. 負責數字電路（Verilog/VHDL）的形式驗證（Formal Verification），包括但不限于等價性檢查（EC）、模型檢查（Model Checking）、屬性驗證（Property Verification）等。 2. 開發、優化和維護形式驗證工具或腳本。 3. 與設計團隊協作，制定形式驗證策略，編寫屬性的形式化描述。 4. 研究前沿形式驗證技術，解決形式驗證中的復雜問題。。 核心技能： 1. 形式驗證基礎 （1）熟悉形式驗證理論（如模型檢查、定理證明）。 （2）熟練使用業界工具（如Cadence JasperGold、Synopsys VC Formal、Yosys等）。 （3）能編寫高質量的SVA（SystemVerilog Assertions）或PSL屬性。 2. Verilog/數字電路 （1）精通Verilog/VHDL，理解數字電路設計。 （2）熟悉RTL設計缺陷（如死鎖、數據完整性）的常見形式化驗證模式。 3. 工具開發能力 （1）有形式驗證工具開發經驗者優先。 應聘要求： 1. 學歷：碩士及以上（計算機/電子工程/數學等相關專業），優秀本科生可放寬。 2. 經驗：3年以上形式驗證或工具開發經驗（應屆生需有相關項目或論文）。 3. 語言：能閱讀英文技術文檔。