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1）參與公司FPGA芯片中數字模塊的定義，以及IP Tspec的開發 2）數字模塊的RTL設計與仿真 3）協助驗證團隊進行數字模塊的調試以及debug 完成數字模塊的Synthesis, DFT以及Timing signoff 1)參與數字模塊從IP Tspec, RTL設計到數字電路實現的全過程 2)第三方數字模塊的wrapper設計以及與頂層的集成 3)完成RTL lint / CDC檢查，synthesis，formal檢查，可測性設計，timing約束，以及靜態時序分析 4)搭建IP測試bench, 以及協助驗證團隊完成仿真驗證工作 5)與軟件團隊協同工作，完成模塊的建模 參與芯片樣片調試與量產測試 要求 1）3年數字模塊設計經驗 2）精通Verilog HDL或者System Verilog 3）熟悉Serdes PCS層設計經驗優先 4）熟悉Flash, JTAG, SPI, SoC結構，AMBA總線，boot 系統 5）熟悉數字實現流程，包括synthesis，formal檢查，可測性設計，timing約束，以及靜態時序分析 6）熟悉腳本，例如Perl , Python, Makefile等 7）了解FPGA結構 良好的英語書寫以及閱讀能力，以及團隊合作能力