職位描述
Verilog HDLVHDLC語言計算機(jī)軟件人工智能計算機(jī)硬件
崗位職責(zé)：FPGA開發(fā)工作；
FPGA現(xiàn)場調(diào)試，debug。
任職要求：7年以上FPGA經(jīng)驗，有視頻接口，圖像處理經(jīng)驗。
工作地點(diǎn)
和暢五路/惠風(fēng)六路(路口)惠州市惠城區(qū)惠環(huán)街道惠風(fēng)五路與和暢六路交叉口東北120米
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職位發(fā)布者
林倍華/招聘主管
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