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1. 1.負(fù)責(zé)全定制高性能、高可靠性、低功耗、低成本的存算一體電路設(shè)計(jì)與優(yōu)化； 2.參與存算一體芯片的整體架構(gòu)規(guī)劃及關(guān)鍵技術(shù)研發(fā)； 3.承擔(dān)關(guān)鍵子模塊的電路設(shè)計(jì)與邏輯功能驗(yàn)證，確保設(shè)計(jì)正確性與一致性； 4.參與時(shí)序、功耗建模與分析，完成核心模塊的版圖設(shè)計(jì)及EMIR驗(yàn)證簽核工作。 職位要求： 碩士及以上學(xué)歷，集成電路、電子工程、微電子等相關(guān)專業(yè)； 熟練掌握相關(guān)編程語言，如 Verilog、VHDL、SystemVerilog 等，以及熟悉 TCL、Perl 等腳本語言。 精通數(shù)字集成電路理論及設(shè)計(jì)方法，掌握模擬電路基礎(chǔ)，熟悉數(shù)模混合電路設(shè)計(jì)，有一定的 VLSI 基礎(chǔ)。 等）、前端設(shè)計(jì)工具（VI、Verdi 等）、邏輯綜合工具、靜態(tài)時(shí)序分析工具等。 具備全定制數(shù)字電路設(shè)計(jì)經(jīng)驗(yàn)，熟悉高性能/低功耗設(shè)計(jì)方法； 了解片上RC網(wǎng)絡(luò)建模和器件工藝波動(dòng)對電路的影響。