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西永芯片廠 2個WAT測試助工，有WAT或CP測試經驗1年以上，大專學歷，本科學歷，電子信息技術等相關的理工科專業，年齡30歲以下。 薪資福利待遇： 1. 薪酬面議： 底薪+加班費+各項津貼 待遇豐厚 7000-12000 2. 餐補60元/天，交通補貼400元/月，夜班津貼，無塵車間津貼，節假日各種福利； 3. 入職五險一金（附加商業險），13薪，免費住宿； 一、WAT測試（晶圓允收測試，Wafer Acceptance Test） 定義與位置 WAT測試是晶圓制造（前道工序，Fab）完成后，對整片晶圓進行的電性參數測試，屬于晶圓廠（Fab）的“工藝監控”環節。通常在晶圓完成所有光刻、刻蝕、沉積等工藝后（如12英寸晶圓從投片到出片約需60-90天），進入封裝前執行。 核心目的 監控工藝穩定性：通過測試晶圓上特定結構（如測試鍵，Test Key）的電性參數（如電阻、電容、擊穿電壓等），驗證光刻、摻雜、金屬化等工藝是否符合設計要求。 篩選異常晶圓：若某片晶圓的WAT測試結果偏離工藝窗口（如線寬過窄導致電阻異常升高），則判定為不合格，需排查工藝問題（如光刻機對位偏差）。 為CP測試提供參考：WAT結果可預判晶圓整體良率，指導后續CP測試的抽樣策略或測試程序調整。 測試內容 主要針對晶圓上的測試結構（非實際芯片Die），常見參數包括： 金屬互連層的線電阻（Sheet Resistance）、接觸孔電阻（Contact Resistance）； 晶體管的閾值電壓（Vt）、飽和電流（Idsat）、漏電流（Ioff）； 氧化層的擊穿電壓（BV）、電容（Cox）等。 二、CP測試（芯片探針測試，Chip Probing） 定義與位置 CP測試是在晶圓未劃片、未封裝的狀態下，對**單個芯片（Die）**進行的功能與電性能測試，屬于后道封裝測試的第一站（封裝前）。其核心是通過探針卡連接測試機與芯片Pad，模擬芯片工作環境，驗證其是否滿足設計規格。 核心目的 篩選不良Die：標記功能/參數不合格的Die（如邏輯錯誤、存儲讀寫失敗），避免進入封裝階段浪費成本（封裝成本可能占芯片總成本的30%-50%）； 驗證設計與制造一致性：確保芯片在裸Die狀態下的性能（如時序、功耗）符合設計預期； 優化良率分析：通過Die級測試數據（如區域性良率分布），反推前道工藝問題（如光刻掩膜版缺陷導致局部Die失效）。